논리 설계 관례 "edge-triggered clocking" 방법론은 경쟁 관계, 즉 race를 발생시키지 않으면서 같은 클럭 사이클에 상태소자를 읽고 쓸 수 있도록 해준다. 경쟁 관계가 발생하면 이상한 데이터 값이 된다. 물론 활성화 클럭 edge에서 입력값이 안정되도록 클럭 사이클이 충분히 길어야 한다. 상태소자가 edge 구동 방식이므로 1 클럭 사이클 내에서 피드백은 일어날 수 없다. 만약 피드백이 가능하다면 이 설계는 제대로 작동하지 못 할 것이다. 이 장과 다음 장에서의 설계는 edge 구동 타이밍 방법론과 이 그림과 같은 구조를 사용한다. 이 방법은 레지스터 내용을 읽고 그 값을 조합회로로 보내고 같은 레지스터에 쓰는 작업 모두가 한 클럭 사이클에 일어나는 것을 허용한다. 데이터패스 만들기..